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IDT82V3285A
WAN PLL
Programming Information
127
August 7, 2009
7.2.10
SYNCHRONIZATION CONFIGURATION REGISTERS
SYNC_MONITOR_CNFG - Sync Monitor Configuration
SYNC_PHASE_CNFG - Sync Phase Configuration
Address:7CH
Type: Read / Write
Default Value: X0101011
Bit
Name
Description
7
-
Reserved.
6 - 4
SYNC_MON_LIMT[2:0]
These bits set the limit for the external sync alarm.
000: ±1 UI.
001: ±2 UI.
010: ±3 UI. (default)
011: ±4 UI.
100: ±5 UI.
101: ±6 UI.
110: ±7 UI.
111: ±8 UI.
3 - 0
-
These bits must be set to ‘1011’.
Address:7DH
Type: Read / Write
Default Value: XXXXXX00
Bit
Name
Description
7 - 2
-
Reserved.
1 - 0
SYNC_PH1[1:0]
These bits set the sampling of EX_SYNC1 when EX_SYNC1 is enabled to synchronize the frame sync output signal. Nomi-
nally, the falling edge of EX_SYNC1 is aligned with the rising edge of the T0 selected input clock.
00: On target. (default)
01: 0.5 UI early.
10: 1 UI late.
11: 0.5 UI late.
7
6
5
4
3210
-
SYNC_MON_LIMT2
SYNC_MON_LIMT1
SYNC_MON_LIMT0
----
76543210
----
--
SYNC_PH11
SYNC_PH10
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